backend\A64\emit_a64_packed.cpp: Implement AddSub halving and non halving
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6b167a68e4
@ -190,7 +190,6 @@ void EmitA64::EmitPackedHalvingAddU8(EmitContext& ctx, IR::Inst* inst) {
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code.fp_emitter.UHADD(B, a, a, b);
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ctx.reg_alloc.DefineValue(inst, a);
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}
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void EmitA64::EmitPackedHalvingAddU16(EmitContext& ctx, IR::Inst* inst) {
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@ -262,6 +261,107 @@ void EmitA64::EmitPackedHalvingSubS16(EmitContext& ctx, IR::Inst* inst) {
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code.fp_emitter.SHSUB(H, a, a, b);
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ctx.reg_alloc.DefineValue(inst, a);
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}
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void EmitPackedSubAdd(BlockOfCode& code, EmitContext& ctx, IR::Inst* inst, bool hi_is_sum, bool is_signed, bool is_halving) {
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auto args = ctx.reg_alloc.GetArgumentInfo(inst);
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const auto ge_inst = inst->GetAssociatedPseudoOperation(IR::Opcode::GetGEFromOp);
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const ARM64Reg reg_a_hi = DecodeReg(ctx.reg_alloc.UseScratchGpr(args[0]));
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const ARM64Reg reg_b_hi = DecodeReg(ctx.reg_alloc.UseScratchGpr(args[1]));
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const ARM64Reg reg_a_lo = DecodeReg(ctx.reg_alloc.ScratchGpr());
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const ARM64Reg reg_b_lo = DecodeReg(ctx.reg_alloc.ScratchGpr());
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ARM64Reg reg_sum, reg_diff;
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if (is_signed) {
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code.SXTH(reg_a_lo, reg_a_hi);
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code.SXTH(reg_b_lo, reg_b_hi);
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code.ASR(reg_a_hi, reg_a_hi, 16);
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code.ASR(reg_b_hi, reg_b_hi, 16);
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} else {
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code.UXTH(reg_a_lo, reg_a_hi);
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code.UXTH(reg_b_lo, reg_b_hi);
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code.LSR(reg_a_hi, reg_a_hi, 16);
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code.LSR(reg_b_hi, reg_b_hi, 16);
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}
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if (hi_is_sum) {
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code.SUB(reg_a_lo, reg_a_lo, reg_b_hi);
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code.ADD(reg_a_hi, reg_a_hi, reg_b_lo);
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reg_diff = reg_a_lo;
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reg_sum = reg_a_hi;
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} else {
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code.ADD(reg_a_lo, reg_a_lo, reg_b_hi);
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code.SUB(reg_a_hi, reg_a_hi, reg_b_lo);
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reg_diff = reg_a_hi;
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reg_sum = reg_a_lo;
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}
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if (ge_inst) {
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// The reg_b registers are no longer required.
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const ARM64Reg ge_sum = reg_b_hi;
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const ARM64Reg ge_diff = reg_b_lo;
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if (!is_signed) {
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code.LSL(ge_sum, reg_sum, 15);
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code.ASR(ge_sum, ge_sum, 31);
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} else {
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code.MVN(ge_sum, reg_sum);
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code.ASR(ge_sum, ge_sum, 31);
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}
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code.MVN(ge_diff, reg_diff);
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code.ASR(ge_diff, ge_diff, 31);
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code.ANDI2R(ge_sum, ge_sum, hi_is_sum ? 0xFFFF0000 : 0x0000FFFF);
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code.ANDI2R(ge_diff, ge_diff, hi_is_sum ? 0x0000FFFF : 0xFFFF0000);
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code.ORR(ge_sum, ge_sum, ge_diff);
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ctx.reg_alloc.DefineValue(ge_inst, ge_sum);
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ctx.EraseInstruction(ge_inst);
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}
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if (is_halving) {
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code.LSR(reg_a_hi, reg_a_hi, 1);
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code.LSR(reg_a_lo, reg_a_lo, 1);
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}
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// reg_a_lo now contains the low word and reg_a_hi now contains the high word.
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// Merge them.
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code.BFM(reg_a_lo, reg_a_hi, 16, 15);
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ctx.reg_alloc.DefineValue(inst, reg_a_lo);
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}
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void EmitA64::EmitPackedAddSubU16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, true, false, false);
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}
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void EmitA64::EmitPackedAddSubS16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, true, true, false);
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}
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void EmitA64::EmitPackedSubAddU16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, false, false, false);
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}
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void EmitA64::EmitPackedSubAddS16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, false, true, false);
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}
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void EmitA64::EmitPackedHalvingAddSubU16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, true, false, true);
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||||
}
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||||
void EmitA64::EmitPackedHalvingAddSubS16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, true, true, true);
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||||
}
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||||
void EmitA64::EmitPackedHalvingSubAddU16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, false, false, true);
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||||
}
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||||
void EmitA64::EmitPackedHalvingSubAddS16(EmitContext& ctx, IR::Inst* inst) {
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EmitPackedSubAdd(code, ctx, inst, false, true, true);
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||||
}
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void EmitA64::EmitPackedSaturatedAddU8(EmitContext& ctx, IR::Inst* inst) {
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auto args = ctx.reg_alloc.GetArgumentInfo(inst);
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@ -187,15 +187,11 @@ OPCODE(PackedSubS8, U32, U32,
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OPCODE(PackedAddU16, U32, U32, U32 )
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OPCODE(PackedAddS16, U32, U32, U32 )
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OPCODE(PackedSubU16, U32, U32, U32 )
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//OPCODE(PackedAddSubU16, U32, U32, U32 )
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//OPCODE(PackedAddSubS16, U32, U32, U32 )
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//OPCODE(PackedSubAddU16, U32, U32, U32 )
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//OPCODE(PackedSubAddS16, U32, U32, U32 )
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||||
//OPCODE(PackedHalvingAddSubU16, U32, U32, U32 )
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//OPCODE(PackedHalvingAddSubS16, U32, U32, U32 )
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//OPCODE(PackedHalvingSubAddU16, U32, U32, U32 )
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//OPCODE(PackedHalvingSubAddS16, U32, U32, U32 )
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OPCODE(PackedSubS16, U32, U32, U32 )
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OPCODE(PackedAddSubU16, U32, U32, U32 )
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OPCODE(PackedAddSubS16, U32, U32, U32 )
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OPCODE(PackedSubAddU16, U32, U32, U32 )
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OPCODE(PackedSubAddS16, U32, U32, U32 )
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OPCODE(PackedHalvingAddU8, U32, U32, U32 )
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OPCODE(PackedHalvingAddS8, U32, U32, U32 )
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OPCODE(PackedHalvingSubU8, U32, U32, U32 )
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@ -204,6 +200,10 @@ OPCODE(PackedHalvingAddU16, U32, U32,
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OPCODE(PackedHalvingAddS16, U32, U32, U32 )
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OPCODE(PackedHalvingSubU16, U32, U32, U32 )
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OPCODE(PackedHalvingSubS16, U32, U32, U32 )
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OPCODE(PackedHalvingAddSubU16, U32, U32, U32 )
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OPCODE(PackedHalvingAddSubS16, U32, U32, U32 )
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OPCODE(PackedHalvingSubAddU16, U32, U32, U32 )
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OPCODE(PackedHalvingSubAddS16, U32, U32, U32 )
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OPCODE(PackedSaturatedAddU8, U32, U32, U32 )
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OPCODE(PackedSaturatedAddS8, U32, U32, U32 )
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OPCODE(PackedSaturatedSubU8, U32, U32, U32 )
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@ -244,16 +244,16 @@ INST(arm_SMUAD, "SMUAD", "cccc01110000dddd1111mmmm00M1nnnn
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INST(arm_SMUSD, "SMUSD", "cccc01110000dddd1111mmmm01M1nnnn") // v6
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// Parallel Add/Subtract (Modulo) instructions
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//INST(arm_SASX, "SASX", "cccc01100001nnnndddd11110011mmmm") // v6
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//INST(arm_SSAX, "SSAX", "cccc01100001nnnndddd11110101mmmm") // v6
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||||
INST(arm_SASX, "SASX", "cccc01100001nnnndddd11110011mmmm") // v6
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||||
INST(arm_SSAX, "SSAX", "cccc01100001nnnndddd11110101mmmm") // v6
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||||
INST(arm_SADD8, "SADD8", "cccc01100001nnnndddd11111001mmmm") // v6
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||||
INST(arm_SADD16, "SADD16", "cccc01100001nnnndddd11110001mmmm") // v6
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||||
INST(arm_SSUB8, "SSUB8", "cccc01100001nnnndddd11111111mmmm") // v6
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||||
INST(arm_SSUB16, "SSUB16", "cccc01100001nnnndddd11110111mmmm") // v6
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||||
INST(arm_UADD8, "UADD8", "cccc01100101nnnndddd11111001mmmm") // v6
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||||
INST(arm_UADD16, "UADD16", "cccc01100101nnnndddd11110001mmmm") // v6
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||||
//INST(arm_UASX, "UASX", "cccc01100101nnnndddd11110011mmmm") // v6
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//INST(arm_USAX, "USAX", "cccc01100101nnnndddd11110101mmmm") // v6
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INST(arm_UASX, "UASX", "cccc01100101nnnndddd11110011mmmm") // v6
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||||
INST(arm_USAX, "USAX", "cccc01100101nnnndddd11110101mmmm") // v6
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||||
INST(arm_USUB8, "USUB8", "cccc01100101nnnndddd11111111mmmm") // v6
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INST(arm_USUB16, "USUB16", "cccc01100101nnnndddd11110111mmmm") // v6
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@ -272,10 +272,10 @@ INST(arm_UQSUB8, "UQSUB8", "cccc01100110nnnndddd11111111mmmm
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INST(arm_UQSUB16, "UQSUB16", "cccc01100110nnnndddd11110111mmmm") // v6
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// Parallel Add/Subtract (Halving) instructions
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//INST(arm_SHASX, "SHASX", "cccc01100011nnnndddd11110011mmmm") // v6
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//INST(arm_SHSAX, "SHSAX", "cccc01100011nnnndddd11110101mmmm") // v6
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//INST(arm_UHASX, "UHASX", "cccc01100111nnnndddd11110011mmmm") // v6
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//INST(arm_UHSAX, "UHSAX", "cccc01100111nnnndddd11110101mmmm") // v6
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INST(arm_SHASX, "SHASX", "cccc01100011nnnndddd11110011mmmm") // v6
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||||
INST(arm_SHSAX, "SHSAX", "cccc01100011nnnndddd11110101mmmm") // v6
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INST(arm_UHASX, "UHASX", "cccc01100111nnnndddd11110011mmmm") // v6
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INST(arm_UHSAX, "UHSAX", "cccc01100111nnnndddd11110101mmmm") // v6
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INST(arm_SHADD8, "SHADD8", "cccc01100011nnnndddd11111001mmmm") // v6
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INST(arm_SHADD16, "SHADD16", "cccc01100011nnnndddd11110001mmmm") // v6
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INST(arm_SHSUB8, "SHSUB8", "cccc01100011nnnndddd11111111mmmm") // v6
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